Arasan推出下一代組合IP核

領(lǐng)先的物聯(lián)網(wǎng)、移動和汽車SoC半導(dǎo)體IP核提供商Arasan Chip Systems今天宣布，其符合MIPI C-PHY v2.0和D-PHY 2.5規(guī)范的MIPI C/D-PHY組合IP核即刻起提供使用。 

加州圣何塞2021年3月18日 /美通社/ -- 移動和汽車SoC半導(dǎo)體IP核的領(lǐng)先提供商Arasan Chip Systems今天宣布，其符合最新MIPI C-PHY v2.0和MIPI D-PHY v2.5規(guī)范的MIPI C-PHY?/D-PHY?組合IP核即刻起提供使用。這款升級后的MIPI C-PHY?/D-PHY?組合IP核無縫集成到Arasan自有的MIPI CSI-2^® IP和MIPI DSI^® IP，作為Arasan的Total IP?用于MIPI成像和顯示解決方案的一部分。Arasan的第二代C-PHY?/D-PHY?組合IP核利用FINFET技術(shù)的優(yōu)勢進行了重新設(shè)計，以實現(xiàn)超低功耗。

Arasan的MIPI C-PHY? v2.0/D-PHY? v2.5組合IP每通道提供帶寬為6Gbps，D-PHY?模式下的最大吞吐量為24Gbps，C-PHY?模式下每個trio的帶寬為6Gsps，最大吞吐量為41Gsps。其他重要功能升級包括：

• 與Arasan的MIPI CSI-2或MIPI DSI-2^®配合使用時，MIPI C-PHY?/D-PHY?組合IP核提供內(nèi)置測試功能，包括PRBS發(fā)生器和內(nèi)部環(huán)回，以支持大批量制造所需的高性價比測試。
• 適用于D-PHY?的新的節(jié)能型HS-Tx半擺幅模式、 
• 帶擴頻時鐘的板載可編程PLL（具有或不具有針對D-PHY?不同運行速度的偏斜校準(zhǔn)和平衡）、電源管理功能（如降低HS-TX擺幅模式和無端接HS-RX模式）。
• 它支持面向不同應(yīng)用的ALP模式，具有較長通道，可實現(xiàn)快速通道周轉(zhuǎn)模式，從而在MIPI鏈路的反轉(zhuǎn)方向提高通信帶寬。ALP模式是CSI-2® Unified Serial Linking功能的關(guān)鍵，可減少接口連線并有助于實現(xiàn)更大范圍。

Arasan的MIPI C-PHY? v2.0/D-PHY? v2.5組合IP現(xiàn)已提供授權(quán)。要了解供應(yīng)情況、交貨時間和購買測試芯片（在臺積公司FINFET上）連同使用我們的CSI-2或DSI-2 IP核編程的HDK，請聯(lián)系A(chǔ)rasan銷售部。