上海2020年8月18日 /美通社/ -- 國(guó)微思爾芯(S2C) 與 Mirabilis Design 今天宣布雙方合作推出了 SoC 架構(gòu)探索以及設(shè)計(jì)驗(yàn)證解決方案，該解決方案不僅免去了構(gòu)建模型的工程，同時(shí)也加速了復(fù)雜設(shè)計(jì)的仿真。這種作法讓團(tuán)隊(duì)不用花費(fèi)大量的時(shí)間和精力在創(chuàng)建復(fù)雜設(shè)計(jì)的模型上，對(duì)于基于模型設(shè)計(jì)方法的設(shè)計(jì)項(xiàng)目而言，這不僅確保了模型的正確性，也大幅縮短了產(chǎn)品開(kāi)發(fā)時(shí)長(zhǎng)。
在這個(gè)合作解決方案中，Mirabilis Design的VisualSim architecture exploration solution 將 S2C 基于 FPGA 的Prodigy Logic System 集成為一個(gè)功能塊。在系統(tǒng)探索中，這種無(wú)縫集成允許 FPGA 原型作為子模型提供準(zhǔn)確的模擬響應(yīng)。
“電子系統(tǒng)級(jí)架構(gòu)探索是 SoC 產(chǎn)品權(quán)衡和驗(yàn)證的基本解決方案。VisualSim 解決方案的核心技術(shù)已經(jīng)降低了建模障礙。如果 SoC 的一部分在 RTL 中可用，那么可以通過(guò)重用進(jìn)一步減少建模工作。”Mirabilis Design 的創(chuàng)始人Deepak Shankar 說(shuō)，“傳統(tǒng)上，在創(chuàng)建系統(tǒng)級(jí)模型時(shí)，建模自定義塊是一個(gè)挑戰(zhàn)。協(xié)作使得 RTL 行為可以很容易地集成到 ESL 模型中，從而創(chuàng)建一個(gè)虛擬平臺(tái)?？梢詫?duì)模型進(jìn)行模擬，以收集關(guān)于響應(yīng)時(shí)間、吞吐量、功耗和數(shù)據(jù)值正確性的指標(biāo)?！?/p>
“在把產(chǎn)品設(shè)計(jì)正確之前，必須先設(shè)計(jì)正確的產(chǎn)品，給出正確的產(chǎn)品規(guī)格。隨著今天的 SoC 變得越來(lái)越復(fù)雜，我們已經(jīng)注意到近年來(lái)與規(guī)范相關(guān)的功能設(shè)計(jì)錯(cuò)誤大量增加?！盨2C 的首席執(zhí)行官林俊雄說(shuō)，“準(zhǔn)確地建模，提供各種抽象層次的設(shè)計(jì)模塊，以進(jìn)行各種抽象層次的系統(tǒng)仿真，是確保設(shè)計(jì)師正確掌握產(chǎn)品規(guī)格的關(guān)鍵。我們很高興能與 Mirabilis Design 合作，為用戶提供多層次且高速的 SoC 架構(gòu)探索方法?！?/p>
